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全加器138和20逻辑电路图
...译码器和一片74ls
20
双四输入
与
非门组成一位
全加器电路
?
答:
一位
全加器
:A、B为加数,C为前进位,S为和,Co为后进位;ABC分别为74LS138的数据输入位,Y为74LS138的输出位;真值表如下图示;那么;把 S=1 的 Y 端通过四输入与非门连接在一起,则门输出即为 S;把 C0=1 的 Y 端通过四输入与非门连接在一起,则门输出即为 Co;
74h
138
实现一位
全加器
? 在线等,急求!要
电路图
,不要原理的
答:
先纠正一下,不是74H138,没有这个型号的器件,应该是74HC138(3-8译码器)。单用一片74HC138无法实现
全加器
功能,还要加一片双通道的4输入与非门(74HC20)。实用
电路
如下图——
求用两片74ls138设计一个
全加器
的
电路图
??
答:
不用两片74LS138呀,只用一片74LS138和一片74LS
20
就能搞定了。 向左转|向右转 追问 麻烦请按题目上的做一下! 本回答由网友推荐 举报| 答案纠错 | 评论(1) 64 19 lycdl 采纳率:91% 来自团队:AnyWay 擅长: 汇编语言 工程技术科学 嵌入式 理工学科 编程语言 为您推荐:
全加器
真值表 全加器的设计 ...
用74HC138译码器设计一个
全加器
答:
74HC138是高速硅栅CMOS解码器,适合内存地址解码或数据路由应用。74HC138作用原理于高性能的存贮译码或要求传输延迟时间短的数据传输系统,在高性能存贮器系统中,用这种译码器可以提高译码系统的效率。将快速赋能
电路
用于高速存贮器时,译码器的延迟时间和存贮器的赋能时间通常小于存贮器的典型存取时间,这就是...
用74ls138设计一个
全加器
答:
可以设计出
电路图
:将3-8译码器的输出OUT(1、2、4、7)作为一个4输入的或门的输入,或门的输出作为
加法器
的和;将3-8译码器的输出OUT(3、5、6、7)作为一个4输入的或门的输入,或门的输出作为加法器的进位输出。即完成了加法器的设计。回过头来分析:当加法器的输入分别为:a=1,b=0,ci=1时...
求用两片74ls138设计一个四位
全加器
的
电路图
??谢谢
答:
如果是设计四位
加法器
还可以,但已经很麻烦了。可是设计
全加器
是不能的,因全加器有5个变量,译码器要有32个输出端,而两片74LS138却只有16个输出端,怎么做?那需要4片,那
电路
可麻烦死了,也没有意义画这么复杂的电路了。可现在的问题是,两片74LS138是做不来的,这是谁出的鬼题?
试用一片输出低平有效的3线——8线译码器74LS138设计一个
全加器电路
答:
分别用(CI)AB表示一个进位位与两个加法位写成真值表 (CI)AB HL 0 00 00 0 01 01 0 10 01 0 11 10 1 00 01 1 01 10 1 10 10 1 11 11 H= O3+O5+O6+O7 L= O1+O2+O4+O7 H为加法结果高位L为低位 这样用一个
138
加点或门(或者与非门)就行了 ...
组成原理课程设计论文
答:
运算器设计:设计一个能够完成基本算术运算(加、减、乘、除)和
逻辑
运算的运算器。通过实践,了解运算器的内部结构和工作原理,掌握运算器的设计方法。存储器设计:设计一个存储器系统,包括主存和辅存。了解存储器的层次结构和访问方式,掌握存储器的管理策略和优化方法。控制器设计:设计一个能够解析和...
用3线-8线译码器和门电路设计组合
逻辑电路
,使Y=BC+AB
答:
若二进制译码器输入
138
译码器引脚图 用译码器实现全减器 逻辑表达式 译码器
20
译码器 其他类似问题2015-11-26 试用两个3线-8线译码
器和
适当的门电路设计一个组合
逻辑电路
, 2015-11-16 用3线-8线译码器74HC138和门电路产生如下多输出逻辑函... 30 2013-07-27 用3—8线译码器和门电路实现Y=AB...
用译码
器138
实现构成一位二进制全减器。。
答:
解释下真值表:输出F是0的话加个非门,然后把八个输出来一个大或门,或出来的就是D带X的几个,输入端用与门与起来,注意在输入端,意思你懂不,就是0加非门然后1直接与,三个输入与起来,一共有4组,把这四组或起来,就是你的Co。有问题请追问 追问 有
电路图
吗? 追答 还要开软件……你看懂了吗? 追问 没 ...
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