1.DFT设计常见问题及解决办法?

如题所述

用DFT对连续信号进行谱分析时,理论上的结果和实际上的过程之间是有一定区别的,这些区别会对我们计算分析过程带来误差,本文将为你讲解DFT谱分析的两个常见问题并为你分析产生以上问题的原因。
一.泄漏现象
在理论上,比如一个余弦单频离散时间信号,在进行DFT后,得到的是两条理想的冲击的周期延拓,但是实际中我们知道,在分析时,不可能对无限个信号进行分析,因此实际上,相当于对一个离散时间信号时域上加窗截断,那在时域上相乘,频域上卷积,因此实际上的谱一定会受到窗函数谱的影响,这样,在你得到DTFT之后进行采样得到DFT时,不一定得到单线谱,只有在满足一定条件的时候才能满足单线谱,因此可见,本来理论上集中在一个频率上的能量,向其与能量上发散泄漏。
解决这问题,在窗函数类型确定的时候、我们可以使窗函数的长度增长,这样可以使窗函数的频谱主,旁瓣变窄,使能量向其他频率分量泄漏减少,但与此同时带来计算量增大的问题。在窗长度固定的时候,我们可以考虑改变窗的种类,比如用其他窗类型,汉明窗,汉宁窗等,这些窗在频域上对能量泄漏有改善,但凡事有两面性,这些窗的引入,会使信号在时域上有所失真。
二.栅栏现象
因为DFT是对DTFT的等距采样,就像是通过一个栅栏看一幅图,只能在离散点看到真实的图景,因此,我们常在信号末尾补零,增加DFT点数,用更多的点来描绘DTFT的包络形状。实际中,DFT的点数只要大题信号点数就可以,因为频域抽样对应时域周期延拓,DFT点数大于信号点数,在理论上就不会发生重叠。
温馨提示:答案为网友推荐,仅供参考
第1个回答  2022-01-04
在集成电路(Integrated Circuit,简称IC)进入超大规模集成电路时代,可测试性设计(Design for
Test,简称DFT)是电路和芯片设计的重要环节,它通过在芯片原始设计中插入各种用于提高芯片可测试性(包括可控制性和可观测性)的硬件逻辑,从而使芯片变得容易测试,大幅度节省芯片测试的成本。

  三种常见的可测性技术

  扫描路径设计(Scan Design)

  扫描路径法是一种针对时序电路芯片的DFT方案.其基本原理是时序电路可以模型化为一个组合电路网络和带触发器(Flip-Flop,简称FF)的时序电路网络的反馈。

  内建自测试

  内建自测试(BIST)设计技术通过在芯片的设计中加入一些额外的自测试电路,测试时只需要从外部施加必要的控制信号,通过运行内建的自测试硬件和软件,检查被测电路的缺陷或故障。和扫描设计不同的是,内建自测试的测试向量一般是内部生成的,而不是外部输入的。内建自测试可以简化测试步骤,而且无需昂贵的测试仪器和设备(如ATE设备),但它增加了芯片设计的复杂性。

  边界扫描测试

  为了对电路板级的逻辑和连接进行测试,工业界和学术界提出了一种边界扫描的设计,边界扫描主要是指对芯片管脚与核心逻辑之间的连接进行扫描。数字信号处理DFT(Discrete
Fourier
Transform) x(n)经过截断后[根据谱分辨率要求截断多长],为有限长的序列,DFT的结果是有限长的,正好是对该有限长序列连续谱[DTFT]的在0~2pi上的等间隔采样,适合于计算机处理;而DFT又有FFT快速傅里叶变换算法,因此在各领域中得以广泛应用。当然截断带来截断效应。
相似回答